Design and Test of Computers: (Registro nro. 451264)
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| 000 -LIDER | |
|---|---|
| Campo de control de longitud fija | 01440nas a22002174504500 |
| 008 - ELEMENTOS DE LONGITUD FIJA--INFORMACION GENERAL | |
| Campo de control de longitud fija | 040528/20072007//////p/r///////////eng// |
| 022 ## - INTERNATIONAL STANDARD SERIAL NUMBER | |
| ISSN | 0740-7475 |
| 040 ## - FUENTE DE CATALOGACION | |
| Agencia de catalogación original | SV-SoUDB |
| Idioma de catalogación | spa |
| 041 ## - CODIGO DE IDIOMA | |
| Código de idioma para texto/pista de sonido o título separado | eng |
| 082 0# - NUMERO DE CLASIFICACION DECIMAL DEWEY | |
| Notación interna | D457 |
| Año de publicación | 2007 |
| 245 00 - TITULO | |
| Título | Design and Test of Computers: |
| Subtítulo | Advances in Functional Validation through Hybrid Techniques. / |
| Mención de responsabilidad | IEEE, IEEE Computer Society y IEEE Circuits and Systems Society |
| 260 ## - PUBLICACION, DISTRIBUCION, ETC. | |
| Lugar de publicación | Nueva Jersey, Estados Unidos: |
| Nombre del editor | IEEE Computer Society |
| Fecha de publicación | 2007 |
| 300 ## - DESCRIPCION FISICA | |
| Extensión | v. ; |
| Dimensiones | 27cm. |
| 310 ## - FRECUENCIA ACTUAL DE LA PUBLICACION | |
| Frecuencia actual de la publicación | Bimensual |
| 362 ## - FECHA DE PUBLICACION Y/O DESIGNACION SECUENCIAL | |
| Fechas de publicación y/o designación secuencial | March/April 2007, Vol. 24, No. 2 |
| 505 ## - NOTA DE CONTENIDO | |
| Nota de contenido | 110-Guest Editors' Introduction: Attacking Functional Verification through Hybrid Techniques. 112-A Survey of Hybrid Techniques for Functional Verification. 124-Hybrid Verification of Protocol Bridges. 132-Combining Theorem Proving with Model Checking through Predicate Abstraction. 140-Hybrid, Incremental Assertion-Based Verification for TLM Design Flows. 154-Hybrid Approach to Faster Functional Verification with Full Visibility. 164-Economic Aspects of Memory Built-in Self-Repair. 174-Roundtable: Envisioning the Future for Multiprocessor SoC. 184-FSA SiP Market and Patent Analysis Report. 193-On the cusp of a validation wall |
| 650 17 - MATERIA--TERMINO TEMATICO | |
| Termino tematico o nombre geografico | TECNOLOGÍA |
| Source of heading or term | LEMB |
| 9 (RLIN) | 200 |
| Subdivision de forma | PUBLICACIONES SERIADAS |
| 710 2# - ENTRADA SECUNDARIA-AUTOR CORPORATIVO | |
| Nombre de Autor Corporativo Secundario | The Institute of Electrical and Electronics Engineers |
| 942 ## - AGREGAR ELEMENTOS DE ENTRADA (KOHA) | |
| Fuente de clasificación o esquema de estanterías | Dewey Decimal Classification |
| Fecha de catalogación | 28/05/2004 |
| Tipo de item | Publicación Periódica |
| Edción | Jorge Bonilla |
| Estado retirado | No para préstamo | Codigo de colección | Ubicación permanente | Ubicación actual | Fecha de adquisición | Forma de adquisición | Costo, Precio | Signatura dewey | Codigo de barras | Fecha de la última visita | Numero de copia | Tipo de item koha |
|---|---|---|---|---|---|---|---|---|---|---|---|---|
| Hemeroteca | Biblioteca Rafael Meza Ayau | Biblioteca Rafael Meza Ayau | 01/08/2007 | Compra | 5.00 | D457 2007 | 39641 | 07/04/2022 | 01 | Publicación Periódica |
2251-8215
